Fora programistyczne związane z VHDL/Verilog? [zamknięte]
Projektowanie sprzętu z VHDL lub Verilog jest bardziej jak programowanie w dzisiejszych czasach. Widzę jednak, że Członkowie nie tak aktywnie rozmawiają o programowaniu VHDL/Verilog.
Czy jest jakieś forum zajmujące się projektowaniem sprzętu z Verilog/VHDL / SystemVerilog lub SystemC?
8 answers
Projekt logiczny został zamknięty z powodu zbyt małej uwagi. Teraz jest ponownie otwarty, ale zainteresowanie pozostaje niskie.
Warning: date(): Invalid date.timezone value 'Europe/Kyiv', we selected the timezone 'UTC' for now. in /var/www/agent_stack/data/www/doraprojects.net/template/agent.layouts/content.php on line 54
2012-11-29 16:12:44
Fora Xilinx i Altera FPGA zajmują się różnymi aspektami korzystania z Verilog/VHDL dla układów FPGA.
Warning: date(): Invalid date.timezone value 'Europe/Kyiv', we selected the timezone 'UTC' for now. in /var/www/agent_stack/data/www/doraprojects.net/template/agent.layouts/content.php on line 54
2010-07-21 21:50:53
IRC: # # verilog, # # vhdl, # # fpga on irc.freenode.net
Netnews: comp.arch.fpga ( http://groups.google.com/group/comp.arch.fpga/topics )
Warning: date(): Invalid date.timezone value 'Europe/Kyiv', we selected the timezone 'UTC' for now. in /var/www/agent_stack/data/www/doraprojects.net/template/agent.layouts/content.php on line 54
2010-06-30 19:19:39
Comp.lang.vhdl
Http://groups.google.com/group/comp.lang.vhdl/
Nie czytałem go aktywnie od kilku lat, ale przypominam sobie, że jest to świetne źródło, z kilkoma bardzo kompetentnymi i pomocnymi ludźmi. Patrząc na to teraz wydaje się, że dostaje dużo spamu, co jest niefortunne.
Warning: date(): Invalid date.timezone value 'Europe/Kyiv', we selected the timezone 'UTC' for now. in /var/www/agent_stack/data/www/doraprojects.net/template/agent.layouts/content.php on line 54
2010-07-01 18:15:21
Forum Verification Guild zajmuje się projektowaniem sprzętu verification z Verilog/VHDL/SystemVerilog.
Update: Inne forum, które ostatnio odkryłem to: edaboard.com
Warning: date(): Invalid date.timezone value 'Europe/Kyiv', we selected the timezone 'UTC' for now. in /var/www/agent_stack/data/www/doraprojects.net/template/agent.layouts/content.php on line 54
2011-03-17 16:58:50
Oto podsumowanie:
- komp.arch.fpga
- komp.lang.verilog
- komp.lang.vhdl
- tablica EDA
- Forum Altera
- Forum Społeczności Cadence
- Mentor Verification Academy (SystemVerilog User ' s Group, OVM/UVM)
- Xilinx Forum
- Gildia Weryfikacyjna
- EETop (po chińsku Google translate jest Twoim friend)
- Sonsivri (prywatne forum)
- LinkedIn (jest tu wiele grup)
Warning: date(): Invalid date.timezone value 'Europe/Kyiv', we selected the timezone 'UTC' for now. in /var/www/agent_stack/data/www/doraprojects.net/template/agent.layouts/content.php on line 54
2013-10-20 16:16:11
Verilog News Group: http://www.rhinocerus.net/forum/lang-verilog/
Warning: date(): Invalid date.timezone value 'Europe/Kyiv', we selected the timezone 'UTC' for now. in /var/www/agent_stack/data/www/doraprojects.net/template/agent.layouts/content.php on line 54
2011-11-29 14:07:20
Z [FPGA / DSP / embedded]related.com strony: www.fpgarelated.com/
Warning: date(): Invalid date.timezone value 'Europe/Kyiv', we selected the timezone 'UTC' for now. in /var/www/agent_stack/data/www/doraprojects.net/template/agent.layouts/content.php on line 54
2013-01-08 16:15:44