Jak interpretować zadania blocking vs non blocking w Verilog?

Konwencjonalna mądrość Veriloga ma to wszystko źle. Nie ma problemu z użyciem przydziałów blokujących dla zmiennej local. Jednak nigdy nie powinieneś używać blokowania przydziałów do komunikacji synchronicznej, ponieważ jest to nieeterministyczne.

Nieblokujące przypisanie w bloku clocked always zawsze wywnioskuje flip-flop, zgodnie z semantyką.

To, czy blokowanie w taktowanym bloku zawsze wywiera wpływ na klapkę, czy nie zależy całkowicie od jak jest stosowany. Jeśli jest możliwe, że zmienna zostanie odczytana przed przypisaniem, wywnioskowany zostanie flip-flop. W przeciwnym razie jest to zmienna tymczasowa i spowoduje to logikę kombinatoryczną.

Chcę tylko dodać do odpowiedzi Jana Decaluwe. Wydaje się, że na wolności jest bardzo mało kodu, który faktycznie używa tego, co opisuje Jan Decaluwe, mimo że jest to absolutnie słuszne. Mieszanie blokujących i nieblokujących wypowiedzi jest teraz tabu, dzięki Panu Cummings.

Problem w tym, że większość miejsc unika blokowania poleceń dla zmiennych lokalnych, a w bezpośredniej przestrzeni wyszukiwania Google jest bardzo mało kodu, który wygląda na przykład, jak to się robi. Na jedynym miejscem, gdzie znalazłem styl kodowania, o którym wspomniał Jan, jest zwycięski kod w tym artykule . I to, natknąłem się przypadkowo

Też miałem z tym problem.

Ale po pierwsze, powinieneś zrozumieć, że nie Blokowanie lub blokowanie nie ma w rzeczywistości nic wspólnego z tym, czy zostanie utworzony zatrzask/ff!

Dla ich różnicy możesz to zrozumieć po prostu (na początku) w tym punkcie: i. jeśli używasz blokowania, zdania po nim nie mogą być wykonane, dopóki zdanie blokowe LHS nie przypisało wartości, ponieważ to, co zmieniło się na LHS, może być zaktualizowane i użyte, jeśli zmienna jest używana. Jednak w przypadku nieblokowania nie blokuj kolejne zdanie jak równolegle z następnym(właściwie obliczenia RHS powinny być wykonane najpierw, ale to nie ma znaczenia, zignoruj je, gdy pomylisz). LHS nie zmienia się/aktualizuje dla wykonania tego czasu (aktualizowane następnym razem, gdy zawsze blok wyzwalany ponownie). Po zdaniu używaj starej wartości, zaktualizowanej pod koniec cyklu wykonawczego.

a = 0; b= 0;
a = 1;
b = a;
--> output a = 1, b = 1;
a = 0; b= 0;
a <= 1;
b = a;
--> output a = 1, b = 0;

Jednym z kluczowych punktów jest sprawdzenie, czy w kodzie (zawsze blokowym) jest jakaś zmienna case, która nie ma przypisanej wartości, ale może się zdarzyć. Jeśli nie przekażesz do niego wartości i tak się stanie, wtedy zostanie utworzony latch/ff, aby zachować wartość.

Na przykład,

always @(*) begin
    if(in) out = 1;
    else out = 0;
end
--> this end without latch/ff
always @(*) begin
    if(in) out = 1;
end
--> this end with one latch/ff to keep value when in = 0, as it might happen and you didn't assign value to out as in=1 do. 

NastÄ ™ pujÄ ... ce moĹźe rĂłwnieĹź utworzyÄ ‡ latch/ff:

always @(*) begin
    if(in) a = 1;
    else b = 1;
end

--> latch/FFS stworzony dla in = 1, B no assignment, in = 0 a no assignment.

Ponadto, gdy wyczujemy posedge z clk always @(posedge clk), jest on związany z zakończeniem zatrzaskiem / ff. Ponieważ dla clk musi istnieć ujemna krawędź, a ty nic nie robisz, latch / ffs są tworzone, aby zachować wszystkie stare wartości!

Proszę zawsze możesz zinterpretować verilog w domenie cyfrowej tylko musisz zrozumieć, co się stanie, jeśli ten sam kod, który napisałeś, zostanie przekonwertowany na poziomie bramy, ja osobiście nie przestrzegam zasady, że aby używać non blocking w seq lub używać blocking w combinational, to ograniczy twoje myślenie . trzymaj się tylko cyfrowej strony kodu oto, co się stanie, jeśli twój kod zostanie przekonwertowany na poziom bramy, po prostu zobacz, że chcesz tego tylko

1. najpierw pełny adder zostanie zrobiony -- wejścia a i b
   1. Wyjście przejdzie do flip flop tworząc wyjście a posiadające synchronizację z clk
   2. teraz, ponieważ przypisanie jest blokowane, więc nowe a zostanie zastosowane do następnego pełnego dodawania mając nowe a i c jako wejście, wyjście z niego przejdzie do dffcsync do clk tworząc nowe b
   3. teraz, ponieważ b = c + a; jest tam, co blokuje statement więc b jest aktualizowany do tego nowego B
   4. teraz jego c
   5. następnie zostanie utworzony dff, ponieważ stare c nie nowe zostało utworzone przez instrukcję non blocking, a wyjście tego DFF sync to clk przechodzi do a i A zostaje zaktualizowane

Dzięki pozdrawiam Rahul jain

Mogę odpowiedzieć na twoje pytanie, ale myślę, że jedna praca byłaby najlepsza do tego, więc polecam przeczytać tę pracę Clifforda Cummings. Rozwiąże wszystkie Twoje wątpliwości, a dodatkowo wzmocni twoje zrozumienie verilog.

Http://www.sunburst-design.com/papers/CummingsSNUG2000SJ_NBA_rev1_2.pdf