Korzystanie z przewodu lub reg z wejściem lub wyjściem w Verilog

An output reg foo jest tylko skrótem od output foo_wire; reg foo; assign foo_wire = foo. Jest to przydatne, gdy planujesz zarejestrować to wyjście i tak. Nie sądzę, aby {[2] } miało znaczenie dla module (być może task). input wire i output wire są takie same jak input i output: jest to po prostu bardziej wyraźne.

Kompilator kodu Verilog, którego używasz, będzie dyktował, co masz do zrobienia. Jeśli używasz nielegalnej składni, otrzymasz błąd kompilacji.

An {[1] } musi być również zadeklarowane jako reg tylko wtedy, gdy jest przypisane za pomocą "przypisania proceduralnego". Na przykład:

output reg a;
always @* a = b;

Nie ma potrzeby deklarowania {[1] } jako wire.

Nie ma potrzeby deklarowania input jako wire lub reg.

Zobacz to w domenie obwodu cyfrowego

1. Przewód utworzy wyjście przewodowe, które może być przypisane tylko za pomocą instrukcji assign, ponieważ polecenie assign tworzy połączenie port/pin i przewód może być podłączony do portu/pin
2. reg utworzy rejestr (D FLIP FLOP ), który pobiera lub odbiera wejścia na podstawie listy czułości, może to być zegar (rosnący lub spadający) lub krawędź kombinacyjna .

Więc to całkowicie zależy od zastosowania, czy trzeba Utwórz rejestr i zaznacz go zgodnie z listą czułości lub chcesz utworzyć przypisanie portu / pin

Zasadniczo reg jest używany do przechowywania wartości.Na przykład, jeśli chcesz licznik (który będzie liczył, a tym samym będzie miał jakąś wartość dla każdego z liczeń), użyjemy reg. Z drugiej strony,jeśli mamy zwykły sygnał o 2 wartościach 0 i 1, zadeklarujemy go jako przewód.Przewód nie wytrzyma values.So przypisanie wartości do drutu prowadzi do problemów....